Le silicium règne sur l’industrie des puces depuis 60 ans. Tout ce qui calcule sur la planète - votre smartphone, les GPU qui font tourner l’IA - repose sur ce matériau. Mais pour la première fois, l’industrie commence à désigner son successeur. L’IMEC, l’organisation qui fixe la feuille de route technologique des semi-conducteurs (avec Intel, TSMC, ASML), prévoit qu’autour de 2041, le silicium commencera à disparaître du transistor lui-même. Le matériau pressenti pour prendre la place : une famille de semi-conducteurs dits « 2D », dont le candidat en tête est le disulfure de molybdène (MoS₂) - un matériau de trois atomes d’épaisseur.
J’ai voulu comprendre pourquoi c’est un moment décisif, et surtout vérifier ce qui est du marketing et ce qui est réellement publié.
Pourquoi on a atteint le mur du silicium
Pendant des décennies, l’industrie a progressé en une seule direction : réduire la taille des transistors - plus petit, plus rapide, moins cher. La recette a marché 60 ans, jusqu’à heurter un mur à la fois physique et économique.
Quand les transistors approchent de tailles atomiques, des effets quantiques apparaissent. Le plus redoutable : l’effet tunnel. Les électrons cessent de se comporter comme des particules « sages » et agissent comme des ondes - et une onde traverse les barrières. Vos transistors se mettent à fuir : le courant passe là où il ne devrait jamais passer. Pas idéal quand votre puce contient des milliards de ces minuscules interrupteurs.
Chaque fois qu’on a cru à la fin, les ingénieurs ont trouvé une parade :
- Les transistors plats sont devenus des finFET (3D).
- Puis on a enroulé la grille tout autour du canal : le gate-all-around (GAA), intégré chez Intel au niveau 18A avec les nanosheets.
- L’étape suivante, le CFET (Complementary FET), empile deux transistors l’un sur l’autre dans l’espace qu’un seul occupait - introduction commerciale prévue vers 2033 d’après la feuille de route IMEC.
Mais voici le point clé : d’après l’IMEC, le CFET sera probablement le dernier transistor à base de silicium. Après, c’est le matériau du canal qui change.
Le candidat : le disulfure de molybdène (MoS₂)
Le MoS₂ a une structure simple : une couche d’atomes de molybdène prise en sandwich entre deux couches d’atomes de soufre - trois couches atomiques, ~0,5 nm d’épaisseur. Et il n’a rien de rare : le molybdène et le soufre sont abondants.
Le détail savoureux : on connaît ce matériau depuis des siècles. À l’état naturel, c’est la molybdénite, longtemps confondue avec le graphite ou le minerai de plomb (le mot « molybdène » vient du grec molybdos, plomb). On s’en servait comme lubrifiant industriel. Dire à un ingénieur des années 2000 que ce lubrifiant se retrouverait un jour au cœur des processeurs les plus avancés de la planète…
La vraie force du MoS₂, c’est là où le silicium échoue : il commence déjà à l’épaisseur atomique, là où le silicium a lutté pendant des décennies pour s’amincir. Or plus le canal d’un transistor est fin, plus la grille contrôle précisément le flux d’électrons. Et un meilleur contrôle, c’est une tension de fonctionnement plus basse. Les équipes de recherche visent environ la moitié de la tension des dispositifs actuels - et comme la consommation d’énergie est proportionnelle au carré de la tension, diviser la tension par deux divise la consommation par quatre. Les résultats publiés montrent des transistors qui consomment jusqu’à 1000 fois moins que des dispositifs silicium comparables.
Le contexte qui change tout : le mur énergétique de l’IA
Ce n’est pas un détail technique pour spécialistes - c’est le cœur du problème actuel. L’IA pousse l’industrie dans une crise énergétique.
D’après le dernier rapport de l’Agence internationale de l’énergie (IEA) : la consommation électrique mondiale des data centers a atteint 485 TWh en 2025, et devrait doubler pour atteindre ~950 TWh d’ici 2030 - soit environ 3 % de la demande mondiale, l’équivalent de la consommation annuelle du Japon aujourd’hui. À Dublin, les data centers consomment déjà ~21 % de l’électricité de la ville. Aux États-Unis, d’ici 2030, les data centers consommeront plus que toute l’industrie lourde réunie (aluminium, acier, ciment, chimie).
On ne demande plus seulement de la puissance de calcul brute, mais plus de calcul par watt - de l’efficience. Exactement le terrain où des semi-conducteurs qui divisent la consommation par quatre (voire mille) changeraient la donne.
Ce qui est réellement démontré
La question n’est plus « est-ce que ça marche en labo ? » - oui. La vraie question, c’est « est-ce qu’on peut fabriquer ça à l’échelle ? ». C’est là que la plupart des challengers du silicium se sont plantés. Et c’est ce qui rend le moment actuel différent.
1. Le processeur 2D le plus complexe jamais réalisé (Fudan, 2025). L’université de Fudan a présenté le processeur WUJI, un RISC-V 32-bit construit avec ~5900 transistors en MoS₂ (pas 6000, et pas seulement cuit à l’effet d’annonce : publié dans Nature). Chaque transistor fait trois atomes d’épaisseur. Pour donner l’échelle : le premier microprocesseur Intel 4004 contenait 2300 transistors - même ordre de grandeur, mais on est passé des micromètres aux atomes, et des transistors isolés à des milliers qui fonctionnent ensemble.
2. Le premier processeur parallèle multi-bit 2D (Nanjing + Huawei, mai 2026). L’université de Nanjing, associée à Huawei et au Suzhou National Laboratory, a publié dans Nature Electronics (26 mai 2026) le Mengqi-1000 (Magic-1000), premier microprocesseur 2D multi-bit avec une densité d’intégration record pour un circuit non-silicium. Marqué comme un jalon pour les futurs circuits post-silicium, davantage qu’un remplaçant immédiat des CPU grand public.
3. Une ligne pilote industrielle 8" (Yuanjiwei, juillet 2026). C’est peut-être la nouvelle la plus importante. Le 10 juillet 2026, la start-up chinoise Yuanjiwei (Shanghai) a inauguré la première ligne pilote industrielle 8 pouces au monde dédiée aux semi-conducteurs 2D, avec un flux complet : préparation des matériaux → croissance → tape-out et intégration. L’objectif assumé : un processeur équivalent à du 90 nm silicium d’ici fin 2026, puis 5 nm équivalent d’ici 2029 - sans lithographie EUV.
Cette dernière phrase n’est pas anodine. Depuis 2022, les États-Unis, les Pays-Bas et le Japon ont verrouillé l’exportation des machines EUV les plus avancées (produites uniquement par ASML) vers la Chine. Toute l’architecture de sanctions repose sur l’hypothèse : sans EUV, la Chine ne peut pas fabriquer de puces avancées. Si les semi-conducteurs 2D atteignent des performances équivalentes au 5 nm sans ces machines, ce n’est plus une avancée scientifique - c’est un levier géopolitique qui rendrait une partie des sanctions obsolètes.
L’écosystème se structure vite :
- J-MOLY (spin-off de l’université de Nanjing) produit déjà en masse des monocristaux de MoS₂ sur wafers, expédiés à Cambridge ou Fudan.
- Shanghai Atomic Technology a activé sa propre ligne pilote en janvier 2026.
- Côté américain, C-Dimension (spin-off du MIT) attaque par un autre angle : faire croître une monocouche de MoS₂ directement sur du silicium à ~200 °C. Les méthodes traditionnelles exigent ~1000 °C, assez pour détruire les transistors déjà fabriqués en dessous. À 200 °C, ils survivent - ouvrant la porte à l’intégration monolithique 3D : empiler couche par couche des transistors en silicium puis en MoS₂, sur une seule puce, avec des connexions verticales ultra-courtes qui gaspillent peu d’énergie. C’est ce qui explique que Intel ou TSMC surveillent la technologie de si près.
- Toujours en juillet 2026, Stanford et Chalmers ont publié dans Nature des transistors nanoruban en MoS₂ avec des canaux jusqu’à 25 nm - et contre toute attente, les effets de bord ne détruisent pas les performances à ces dimensions.
La « vallée de la mort » : ce qui rend ce moment différent
Les nouvelles technologies ne démarrent jamais par le sommet. La lithographie EUV a passé plus de 15 ans dans ce que les ingénieurs appellent la vallée de la mort - le gouffre entre la preuve de concept en laboratoire et le produit industriel viable. La plupart des technologies prometteuses meurent là, non parce qu’elles ne fonctionnent pas, mais parce que personne ne veut financer la transition du prototype à la production de masse : trop risqué, rendements incertains.
Le MoS₂ vient d’y entrer, mais avec un avantage que l’EUV n’avait pas à l’époque : plusieurs pays financent la traversée en même temps, des deux côtés du Pacifique. Il y a deux ans, on parlait de transistors individuels en labo. Aujourd’hui : des lignes pilotes qui tournent, des processeurs qui exécutent de vrais programmes, des papiers publiés les uns après les autres.
En résumé
| Silicium | MoS₂ (2D) | |
|---|---|---|
| Épaisseur du canal | ~5 nm et plus, convergeant vers ses limites | ~0,5 nm (3 atomes), dès le départ à l’épaisseur atomique |
| Problème à l’échelle atomique | effet tunnel → fuite de courant | contrôle précis, tension ~2× plus basse |
| Consommation | base | jusqu’à ~1000× moins (publié) |
| Fabrication | maturité extrême, mais EUV requise | lignes pilotes 8" qui démarrent |
| Cap IMEC | CFET 2033 = dernier transistor silicium | remplace le canal ~2041 |
Un point d’honnêteté : ne sur-vendez pas. Les ~5900 transistors de WUJI restent dérisoires face aux ~300 milliards d’un GPU Nvidia actuel - les premiers produits commerciaux n’arriveront pas dans votre prochain CPU. Ce n’est pas pour demain, c’est une trajectoire. L’IMEC dit 2041. Mais pour la première fois, ce ne sont plus des promesses en labo : c’est une industrie qui se structure activement, des deux côtés du Pacifique, autour de ce qui vient après le silicium. Quand le matériau au cœur de chaque puce change, toute la chaîne se reconfigure - conception, fabrication, outils, compétences. Autant anticiper.
Ce que vous devez retenir
- Le MoS₂ est intéressant parce que son canal est atomiquement fin dès le départ, là où le silicium approche ses limites en continuant à rétrécir.
- Le signal à surveiller n’est plus seulement un transistor de laboratoire : processeurs complets, wafers et lignes pilotes indiquent le passage vers l’industrialisation.
- Les gains énergétiques potentiels deviennent particulièrement importants lorsque la demande de calcul augmente très vite.
- Il faut distinguer trajectoire industrielle et disponibilité immédiate : les prototypes actuels restent très loin de la densité des puces silicium modernes.
Sources :
- Imec Semiconductor Technology Roadmap: CFETs in 2033 | IEEE Spectrum (canal remplacé par semi 2D en 2041, CFET 2033)
- 2D-material based devices in the logic scaling roadmap | imec (CFET, introduction nœuds A7+)
- 2D Chip Breakthrough: 6,000 Transistors, 3 Atoms Thick | IEEE Spectrum (processeur Fudan, ~5900 transistors MoS₂)
- RISC processor based on 2D semiconductor FETs | Semiconductor Today (WUJI, RISC-V 32-bit, publié dans Nature)
- Nanjing University X post | Mengqi-1000 (Mengqi-1000, Nature Electronics, 26 mai 2026)
- Huawei and scientists build 2D parallel computing chip | SCMP (Mengqi-1000/Magic-1000)
- Chinese chip start-up launches 8-inch production line pilot for 2D chips | SCMP (Yuanjiwei 8", 5 nm sans EUV d’ici 2029)
- Chinese Startup Claims World’s First 8-inch 2D Semiconductor Line | StartupNews.fyi (ligne pilote, tape-out)
- Key Questions on Energy and AI | IEA (485 TWh 2025 → 950 TWh 2030, ~3 % mondial)
- Video source - Vision IA « Le matériau chinois qui vient de tuer le silicium » (point de départ, à l’origine de l’article)